Scaling
“縮小”與“擴展”這兩個詞在半導體領域非常常見。或許你曾看到過關于晶體管縮小的行業新聞，描述這些近乎納米級的元器件如何變得更小，甚至降到原子級尺寸。又或許，你曾聽人提及存儲容量的擴展，讓我們鐘愛的移動設備能保存更多高清視頻。無論何種情形，“縮小與擴展”幾乎總是等同于半導體行業的進步和發展。
這個過程是通過縮小器件體積，向三維空間擴展，以及引入新材料和創新架構來實現的，這些技術進步造就了我們今天生活的數字時代。多年來，“縮小與擴展”推動了設備的發展，顯著地改變了我們日常生活的方方面面，讓大量數字信息觸手可及。
晶體管 –> 小
Transistor Scaling
業界對半導體尺寸縮小的現象有個非常著名的描述：摩爾定律。摩爾定律原本是一種經濟學的觀測，預測芯片元器件密度將每兩年翻一番。光刻和等離子刻蝕能夠在晶圓表面定義圖案，并將其轉移到底層材料中，幾十年來，業界通過這兩種工藝的進步，縮小了關鍵元件的尺寸，確保行業的發展符合摩爾定律的描述。特征尺寸(Critical Dimension)往往指晶體管柵極長度尺寸，例如，0.5 µm的技術節點對應了0.5 µm柵極長度的晶體管。多年來，技術節點的定義已延伸，如今更多指代某一代(generation)半導體，而不是某一種特征尺寸的度量。盡管技術節點的定義有所變化，不變的是，我們對技術節點發展的期待——這將帶來器件性能與功率效率的提升以及制造成本的降低。
當技術節點發展至20 nm左右，高性能晶體管的進一步縮小開始受限。在不引發其他問題的情況下，行業無法實現平面晶體管的橫向縮小，這也使工程師們開始將目光投向其他的晶體管設計。三維finFET(鰭型FET)的幾何結構能使主要的晶體管元器件高于硅晶圓表面，就像長在兩側的魚鰭一樣。這種結構能在不縮減晶體管通道容量的同時縮小器件體積。finFET的發展縮小了橫向尺寸，以增加單元器件密度，并通過增加“鰭”的高度提升器件性能。
為了讓晶體管進一步縮小，制造更高性能、更低功耗及更低成本的器件，工程師們將硅與鍺合鑄成合金，但要使finFET技術突破5nm節點，可能還需添加新材料才能實現。此外，堆疊納米薄片和納米線等全新架構也可能是解決晶體管尺寸問題的方案。但幾乎可以肯定的是，這些結構的生產制造將會更多地應用原子層沉積和刻蝕工藝來減小尺寸。
互連金屬線 –> 小
Interconnect Scaling
由于晶體管尺寸縮減，在多層互連堆疊的整個高層架構中用來連接各晶體管的金屬線也必須縮小尺寸。經過幾代半導體器件的發展，這些區域互連變得越來越窄、越來越緊密，以至于現在常用的銅互連想要實現進一步的尺寸縮小已困難重重。例如，線寬或線高的進一步縮減將會大幅增加導線電阻。目前，包覆互連金屬線的阻擋層和襯墊層的電阻率相對較高，所需空間較大，制造商期望通過將新型材料應用于阻擋層或襯墊層來縮減該空間。另一種方法是用其他不需要阻擋層的金屬替代銅或摻入銅中形成合金。
存儲器容量 –> 大
Memory Scaling
不同于常見的存儲結構，3D NAND存儲容量的增長采用了增加縱向層數的方法。在3D NAND存儲結構中，單元密度直接隨堆疊層數增加而增長。早期的3D NAND結構由24層(每層包括一對氧化物和氮化物層)構成，如今，96層結構已量產，更高層堆疊也即將被實現。3D NAND結構中的每一層必須高度均勻、平滑，并能有效附著下一層。隨著層數增加，這些挑戰變得愈趨困難。
增加層數可以實現3D NAND容量的持續增長，但也會使高深寬比存儲孔刻蝕、階梯定義和字線鎢填充等這些后續處理步驟愈發復雜。不斷變長的通道將最終受限于電子遷移率，影響器件性能。目前，工程師正在著力確保關鍵的沉積和刻蝕工藝可支持未來的存儲器制造。
結論
Conclusion
芯片可以說是目前為止人類設計與制造出的最復雜的元器件，是長達數十年半導體的“縮小與擴展”的直接成果。橫向縮小和縱向擴展器件帶來的性能與成本優化需要半導體制造設備的重大進步，以及設備供應商和芯片制造商之間的緊密合作。
半導體的“縮小與擴展”改變了我們工作、娛樂、交通和通信的方式，我們期待，創新的步伐能沿著“延續摩爾定律”(More Moore)的方向繼續下去。此外，將不同技術集成到多種架構和系統中的“超摩爾定律”(More than Moore)則為半導體行業的發展鋪就了另一條道路。我們需要更快、更強大、更豐富的功能來推動世界變得更加智能和互連，而這些功能將通過“延續摩爾定律”(More Moore)和“超摩爾定律”(More than Moore)來實現。
